9月4日，华为半导体业务部总裁何庭波在中科院科技论文预发布平台ChinaXiv再次更新论文，发布《Huawei's τ Chip Was Supposed to Melt?》（华为韬芯片本应熔化吗？）。这是自今年5月25日首次发布韬定律V1版本、7月4日更新V2版本以来，不到四个月内第三次就韬定律发表学术论文。此次更新首次放出麒麟2026芯片NPU、GPU、CPU三大核心模块的实测数据，直接回应了业界对3D逻辑折叠"高密度等于高发热"的质疑。

麒麟2026实测：晶体管密度提升55%，功耗反而大幅下降

论文披露，麒麟2026是首款采用LogicFolding（逻辑折叠）的移动SoC，其晶体管密度由上一代约每平方毫米1.55亿颗提升至2.38亿颗，单代提升55%。何庭波指出，这一提升幅度相当于此前依靠传统几何微缩连续三年取得的晶体管密度增幅。

与外界预想"堆叠后单位面积晶体管激增、功率密度必然飙升"相反，麒麟2026的实测结果显示，在等性能条件下，各核心模块功耗均实现显著下降：

• NPU：维持29 TOPS算力不变，运行频率降低63%，电压由0.85V降至0.55V，功耗下降66%，功率密度下降73%；

• GPU：在相同61 FPS条件下，工作电压比麒麟9030 Pro低200mV，功耗下降58%；

• CPU性能核：在HNX测试中，以低9%的频率和低200mV的电压达到与前代相同性能，功耗降低41%。

若转而追求极限性能，LogicFolding同样能够释放更高上限。论文显示，在Turbo模式下，麒麟2026 NPU最高达到70 TOPS，相比前代提升141%；GPU帧率最高提升42%；CPU性能最高提升18%。

核心原理是让数据"少跑远路"

何庭波在论文中给出的核心解释是，现代芯片的大量能耗并非来自晶体管本身的计算，而是来自数据和信号在芯片内部的移动。她用了一个比喻：一个人在工作日里消耗的能量，并不主要来自坐在办公桌前工作的那几个小时，通勤同样需要消耗大量能量。芯片也是如此——真正昂贵的并不是晶体管"思考"，而是数据在芯片内部"通勤"。

LogicFolding将原本在平面上延伸的长距离走线，折叠为上下层之间的短距离垂直连接，从而显著缩短信号传输路径，降低互连电容和能耗。实测显示，折叠后的典型核心布线长度可减少20%，部分关键路径最高缩短70%；其中一个处理模块的时钟布线缩短28%，时钟缓冲器数量从约4.36万个减少到1.9万个。

工艺方面，麒麟2026采用1.5μm混合键合间距，拥有约5000万个垂直互连，其中10%-15%用于信号传输。论文进一步透露，麒麟2027实测硅片已经将混合键合间距缩小至1μm，垂直互连数量超过1亿个；未来三年还计划进一步缩小至720nm，并实现超过2亿个垂直互连。

"韬是时间缩放定律，不是能量缩放定律"

何庭波在论文中明确强调，LogicFolding并不意味着堆叠芯片天然就更加省电。麒麟2026之所以能够实现大幅功耗下降，是因为华为选择将LogicFolding带来的性能和时延余量用于降低电压和功耗；如果转而全力追求性能，其功率密度同样可能超过上一代。

她指出，韬（τ）是时间缩放定律，而非能量缩放定律。若设计者将节省的时间全部用于提升频率，芯片反而可能更耗电。因此，LogicFolding真正有价值的地方，是把节省下来的"时间"转化为其他收益——比如通过增加并行核心，使每个核心能够以更低电压和时钟频率运行。

论文也坦承，DSP模块在第一代折叠设计中曾出现"功耗降25%、但面积缩小40%导致功耗密度反升24%"的情况，到麒麟2027才得到改善。这说明τ定律解决的并不是一个简单的"省电"问题，而是在给芯片设计者提供更多重新分配性能、面积和功耗的空间。

散热策略公布

针对3D结构下层热量传导的难题，华为的解决方式在于两点：一是通过折叠降低了源头功率密度，防止局部高温；二是在设计时主动进行热排布，将发热最严重的模块置于散热路径最通畅的位置来予以平衡。

何庭波表示，麒麟2026对LogicFolding的应用相对保守，主要针对收益明显的关键路径进行选择性折叠，同时配合热感知布局，避免高发热模块在不同层直接叠加。"芯片本该烧毁却更冷"并不是因为3D堆叠突然解决了散热问题，而是因为设计者试图从源头减少需要消耗的能量，并重新安排热量产生的位置。

麒麟处理器2029年主频迈向4GHz

论文同时披露了麒麟系列处理器的长期迭代路线图。麒麟2026 CPU性能核频率已达3.1GHz，后续几代将依次提升：2027年3.39GHz、2028年3.71GHz、2029年4GHz。何庭波认为，未来3至5年LogicFolding仍有较大提升空间，并有望推动麒麟CPU核心频率迈向5GHz甚至更高。

目前，麒麟2026和麒麟2027已完成流片，进入硅片实测验证阶段；麒麟2028和麒麟2029已进入流片前的最终设计验证阶段。

国金证券最新研报认为，华为韬定律芯片从平面集成走向立体集成，工艺步骤、互连数量和制造复杂度同步提升，对半导体设备是积极利好。其中，后道测试是韬定律更直接的增量方向——芯片堆叠层数和互连数量增加，测试复杂度、测试时长及良率管理要求同步提升，芯片CoT（测试成本）倍数级提升，带动ATE、分选机、探针台、SLT和老化设备需求量增长。

开源证券则表示，华为逻辑折叠更多是一种设计哲学与路径的创新，建议重点关注Fab、CP测试及新增设备环节。前道设备方面，韬定律有望加速下游扩产节奏，刻蚀、薄膜沉积、涂胶显影及键合设备等需求全面增加。