6月17日消息，三星电子半导体研究中心在6月14日至18日举行的2026年超大规模集成电路（VLSI）技术研讨会上，发表了题为"首次演示栅极间距为42纳米的3D堆叠场效应晶体管，该晶体管采用三层堆叠纳米片沟道，适用于先进逻辑应用"的研究论文。该论文从超过1000篇投稿中脱颖而出，以8.29分（满分10分）的最高评审分数荣获最佳论文奖，并被选为2026年VLSI技术亮点之一。

从平面到三维，晶体管架构的第四次革命

晶体管架构的演进经历了从平面晶体管（Planar FET）到鳍式场效应晶体管（FinFET），再到环栅（GAA）结构的三代变革，每一代都提高了对电流控制的精确度。然而，随着逻辑芯片对单位面积晶体管密度的需求不断提高，传统二维平面布局正面临物理极限——当晶体管横向间距持续压缩，薄层绝缘层将产生漏电干扰，直至无法阻挡电流。

晶体管架构的演变：平面场效应晶体管 → 鳍式场效应晶体管 → 栅阵列阵列 → 三维堆叠式场效应晶体管

应对这一挑战的下一步，是将晶体管的放置从二维平面扩展到垂直维度。3D堆叠式场效应晶体管（3D Stacked FET）将原本并排放置于同一平面的n型和p型晶体管改为上下垂直堆叠，在相同封装尺寸内集成更多晶体管。三星指出，这一垂直集成概念已在NAND闪存的V-NAND和DRAM的HBM中得到验证，此次是首次在逻辑半导体领域实现。

平面 n 型/p 型晶体管布局与垂直堆叠晶体管布局的比较

三星逻辑技术开发团队负责人Youngchai Jung对此比喻："这就好比一片原本遍布独栋住宅的区域逐渐演变成多层混合用途建筑。我们并没有将两个器件并排放置，而是将它们堆叠起来，从而更高效地利用有限的面积。"

42nm栅极间距与三层堆叠纳米片沟道

三星此次展示的技术成果包含多项业界首创：

栅极间距42nm：栅极间距是指相邻晶体管栅极之间的距离，此前业界公开的最小栅极间距为48nm。三星研究团队将其缩小至42nm，树立了新的行业纪录，意味着在更小的占地空间内可以放入更多晶体管。

上下晶体管均采用三层堆叠纳米片沟道：在n型和p型晶体管中均实现了三层堆叠纳米片沟道的垂直集成（即3/3堆叠）。通过堆叠多个纳米片沟道，即使在高度紧凑的器件尺寸内也能保持有效的沟道宽度，确保足够的电流驱动能力。

三维堆叠式 FET 结构的横截面视图

中间介质隔离层（MDI）：由于上下晶体管彼此距离极近，需要专门的隔离结构来防止不必要的电相互作用。MDI作为关键边界分隔上下晶体管，并为形成每个器件的栅极堆叠结构提供结构参考。研究团队采用三种不同锗含量的外延层来精确形成MDI，确保其厚度足以容纳垂直栅极图案化所需的刻蚀裕量。

RBC直接垂直连接：三星首次采用RBC（RX限定接触）结构直接连接上下晶体管。相比传统"C"字形绕接方式，RBC像"I"形直接垂直贯穿，需要在更深、更窄的空间中完成刻蚀与填充，工艺复杂度大幅提升。研究团队经过四轮实验，最终确定了最佳工艺。

3D 堆叠式 FET 晶圆横截面（TEM）

三大技术挑战的攻克

实现3D堆叠FET需要克服三大核心挑战：

电流路径：通过三层堆叠纳米片沟道设计，在缩小面积的同时保持足够的载流能力。沟道是晶体管中电流流动的路径，若宽度不足将限制器件性能。

3D 堆叠式场效应晶体管的电流控制特性

沟道质量均匀性：研究团队对纳米片外延生长工艺进行了精确优化，采用新型外延生长技术减少交叉影线缺陷，在多层堆叠结构中实现了高度均匀且无缺陷的纳米片通道。均匀的沟道尺寸和高晶体质量对于稳定的电流传输至关重要。

晶体层均匀性比较

上下晶体管电气隔离：通过MDI层实现上下晶体管的精确分离。若MDI层太薄或位置不当，上下晶体管之间可能发生电耦合；若太厚或不均匀，则可能影响栅极结构形成。

三维堆叠式 FET 结构的横截面视图

性能验证与电学特性

研究团队展示了42nm栅极间距3D堆叠FET中n型和p型晶体管的电流控制特性。测试结果显示，器件亚阈值摆幅（SS）陡峭，n型和p型FET的SS分别为75mV/dec和73mV/dec，且具有超过10⁷的高开关比。通过比较晶圆上多个器件的电学特性，团队评估了器件的均匀性——这是半导体制造的关键要求，因为实际芯片生产依赖于数百万甚至数十亿个晶体管表现出一致的性能。

3D 堆叠 FET 的电性能变化和工艺影响a) 源/漏外延对 Ioff-IDsat 特性的影响b) 底部源/漏刻蚀轮廓对 Ioff-VTlin 特性的影响

或将应用于AI与HPC的下一代逻辑芯片

三星预计该技术将用于AI和高性能计算（HPC）的下一代逻辑芯片。研究团队表示，垂直堆叠结构可使同面积晶体管数量倍增，理论上可将功耗效率提升至2倍，性能提升高达100%。这与传统工艺每代节点约15%的性能提升幅度形成鲜明对比。

三星电子半导体研究所高级研究员Hwang Dong-hoon指出："这种结构非常适合实现人工智能时代客户对更小面积、更低功耗和更高性能的需求。"

从"砖块"到功能电路

研究团队将此次成果视为实际产品化的起点。三星逻辑技术开发团队专家WookHyun Kwon表示："我们已经成功制造了'砖块'。现在需要加上柱子和框架来建造功能齐全的房屋。"下一步是构建环形振荡器——用于验证运行完整性的测试电路，以及SRAM模块——一种高速临时存储电路。通过成功演示这些电路级构建模块，将朝着实际芯片生产迈出下一步。

三星强调，3D堆叠FET并非对GAA技术的替代，而是其向第三维度的演进。GAA架构的多层纳米片沟道为垂直堆叠提供了技术基础，3D堆叠FET可被视为GAA平台向三维延伸的下一个演进阶段。