5月29日消息，针对华为近日发布的半导体领域新定律“韬（τ）定律”，英伟达（NVIDIA）CEO黄仁勋首次公开作出了回应。黄仁勋在受访时表示：“这对华为来说是突破，但对台积电并不是威胁。”他同时指出，台积电在芯片堆叠和3D封装技术领域已经深耕近10年，拥有非常先进的先发优势。

近年来，主导半导体产业半个多世纪的摩尔定律正面临严峻的物理极限和经济效益双重挑战。面对晶体管几何缩微放缓，晶体管成本红利消退等发展困境，如何跨越传统工艺路径的局限，探索出一条全新的可持续演进路线，以满足当下呈指数级攀升的计算性能需求，已成为全球半导体行业亟待攻克的共同难题。

近日，华为公司董事、半导体业务部总裁何庭波正式提出了“韬（τ）定律”，这是中国企业在全球半导体领域首次提出引领产业发展的新原则。

“韬定律”的核心在于以“时间（τ）缩微”替代传统的“几何缩微”。在摩尔定律逐渐失效、晶体管微缩逼近物理极限的背景下，何庭波指出，空间与时间是“一体两面”，即使几何缩微放缓，时间层面的优化仍然可以继续推进。在工程上，时间常数τ本质上可以映射为RC延迟（τ ≈ RC）。

为了实现这一目标，华为创新性地提出了“逻辑折叠（LogicFolding）”等核心技术。该技术将原本平铺在二维平面上的电路，通过三维立体折叠和垂直互连“堆叠”起来，使关键路径走线长度缩短50%-80%，大幅降低了信号传播的RC负载。

韬定律”并非单纯的理论构想，而是有着扎实的量产数据支撑。何庭波透露，在过去六年的实践中，基于韬（τ）定律，华为已成功设计并量产了381款芯片，广泛覆盖了手机、AI、汽车及基础设施等千行百业的需求。华为预计到2031年，基于该定律的高端芯片晶体管密度将达到1.4纳米制程的同等水平。

在谈及对华为半导体“韬（τ）定律”和“逻辑折叠（LogicFolding）”的看法时，黄仁勋认为，华为采用的这项技术，可以在不将半导体制程线宽变得更细的情况下，把晶体管数量加倍，甚至增加3到4倍，这确实是一种非常好的技术。

然而，黄仁勋强调了台积电在该领域的深厚积累。他指出，台积电和台湾发展3D封装与芯片堆叠技术已经长达10年。在黄仁勋看来，华为是在工程优化层面找到了被封锁后的“第二条路”，而台积电早已在引领产业的前瞻布局赛道上跑了十年。