5月20日消息，半导体代工巨头台积电正全力推进新一代面板级封装技术。

基于德国设备商SCHMID透露的信息，台积电目前的重点研发规格为310×310毫米，并正在评估在该尺寸上整合玻璃材料。台积电将这一全新的面板级封装平台命名为CoPoS（Chip-on-Panel-on-Substrate，板上芯片再上基板），行业消息显示，该平台最早有望在2028年实现量产。

CoPoS被视为台积电现有王牌封装技术CoWoS（Chip-on-Wafer-on-Substrate）的下一代继任者。其最核心的创新在于“化圆为方”——将传统封装中使用的圆形硅晶圆（Wafer）替换为面积更大的矩形面板（Panel）。

德国设备商SCHMID首席销售官Roland Rettenmaier指出，目前整个行业正逐步走向标准化，主流面板尺寸包括310×310毫米、510×515毫米以及600×600毫米等多种规格。台积电此次重点推进的310×310毫米规格，正是为了在封装面积、生产良率与设备兼容性之间寻找最佳平衡点。

与传统圆形晶圆封装相比，面板级封装（FOPLP）展现出了极具竞争力的技术优势，这也正是台积电、英特尔、三星等全球巨头争相布局的核心原因。

首先是极高的面积利用率与成本效益。传统12英寸圆形晶圆在切割方形芯片时，边缘会产生大量无法利用的浪费，面积利用率通常不足85%。而采用矩形路径的面板级封装，面积利用率可轻松突破95%。这种“去边角化”的设计，使得单次制程可产出的芯片数量大幅增加，据行业估算，从晶圆级封装过渡到面板级封装，单位成本有望降低20%至30%以上。

其次是突破物理限制，提升封装密度。CoPoS计划在中介层材料上进行重大革新，逐步从传统的硅中介层向玻璃基板演进。玻璃材料凭借卓越的平整度、极低的热膨胀系数（与硅材料高度匹配）以及优异的高频电气性能，能够有效解决超大尺寸芯片在封装过程中的翘曲难题。这对于容纳更多Chiplet（芯粒）和堆叠更高带宽内存（如HBM4）至关重要，能够完美契合英伟达、谷歌等客户对下一代AI训练与推理芯片的超大封装需求。

不过，CoPoS的量产之路仍面临挑战。由于面板尺寸远大于晶圆，加工过程中的均匀性控制与翘曲抑制是亟待解决的技术难点。

根据目前的产业规划，台积电已制定了明确的时间表：2026年启动中试线建设并逐步完成产线搭建，预计最早在2028年启动量产，并在2028年至2029年间实现大规模生产。供应链消息指出，英伟达预计将成为CoPoS的首发客户，利用其更大的封装面积来容纳更多的GPU芯粒与内存。

与此同时，全球半导体行业的面板级封装标准化浪潮已势不可挡。英特尔计划通过合作伙伴间接推动相关需求，并预计在2028年推出基于玻璃基板的EMIB方案；三星也在积极测试玻璃基板用于AI芯片封装。随着台积电CoPoS技术的逐步成熟，半导体封装将正式从“晶圆时代”迈向“面板时代”，为人工智能与高性能计算提供更强有力的底层支撑。