芯片电源噪声的时间上和空间上的相关性
为了考虑电源/地噪声在时间上的影响，静态时序分析通常假设一个恒定（DC）电压降， 例如，最大的电压变化，适用于所有门。该方法是有效的，但是没有系统的方法确定该电压降值不乐观或过于悲观。当最大电压降适用于所有门时，估计的时间太悲观，这导致时间的收敛性问题以及保险设计。为了解决这个问题，执行时序分析就需要考虑动态电压变化，有必要获得或假设最糟糕的噪声。尽管寻找最糟糕的噪声用于时序是非常困难的，设计者必须保证设计电路在制定的目标频率下工作。因此一种用于预测最糟糕情况下时序的系统级技术是必须的。
